摘要：本发明提供一种显示控制器的像素帧缓存处理系统及方法。该系统包括LFBC控制装置，压缩装置，帧压缩缓存区，解压装置，其中压缩装置，用于对准备输出到显示控制器的需要压缩的新的像素进行编码并得到压缩游程计数值和压缩编码色彩值，并经过处理输出到帧压缩缓存区得到编码压缩像素数据；解压装置，用于从帧压缩缓存区读取编码压缩像素数据，根据编码压缩像素数据得到解码游程计数值和解码色彩值并进行解码，得到显示控制器的像素，输出给显示控制器进行显示。其有效地降低计算机显示系统功耗。

摘要：本发明公开了一种间接分支指令处理方法和装置，其中，该方法包括：加载与当前执行的间接分支指令所在的当前基本块对应的缓存数组，其中，缓存数组中的记录项用于记录当前基本块中已执行过的间接分支指令的目标地址；判断当前执行的间接分支指令的目标地址是否与缓存数组中对应的记录项中记录的目标地址相同；若当前执行的间接分支指令的目标地址与缓存数组中对应的记录项中记录的目标地址相同，则跳转到当前执行的间接分支指令的目标地址，并从当前执行的间接分支指令的目标地址开始执行代码。本发明解决了二进制翻译的过程中上下文切换的次数过多导致翻译效率低的问题，达到了提高二进制翻译系统的效率的效果。

摘要：本发明提供了一种虚拟机中的内存访问方法和装置及查找器，其中，该方法包括：根据来自虚拟机的访问指令中的虚拟地址在第一查找器中查找与虚拟地址对应的物理地址，其中，第一查找器为由CAM和物理地址查找逻辑组成的软硬件协同物理地址查找器；若在第一查找器中查找到与虚拟地址对应的物理地址，则访问查找到的物理地址指示的物理内存。本发明解决了相关技术中的虚拟机技术使用纯软件TLB进行内存访问会带来额外性能开销的问题，达到减小了虚拟机工作过程中的开销的技术效果。

摘要：本发明涉及一种虚拟机中旁路转换缓冲的模拟方法和装置。其中，虚拟机将目标CPU中的TLB表项填写到本地CPU的TLB中，当目标CPU要执行一个访存指令时，虚拟机将该访存指令翻译为本地CPU可执行的访存指令；虚拟机执行翻译后的访存指令时，本地CPU的TLB将访存指令携带的虚拟地址转换为物理地址，供翻译后的访存指令访问，由此完成目标CPU要执行的访存指令的访存操作。本发明使用硬件和软件结合的方法实现了异构虚拟机中TLB的模拟，提高了TLB的模拟效率。

摘要：本发明公开了一种并行多核虚拟机的原子指令模拟方法及虚拟机装置。虚拟机根据目标CPU的内核个数，创建与CPU内核个数相等的多个CPU线程，方法步骤包括：所述多个CPU线程中的第一CPU线程向其他CPU线程发送请求等待信号；接收到所述请求等待信号的其它CPU线程在原执行地址暂停，并返回确认信号；第一CPU线程接收到所有其他CPU线程的确认信号后执行原子访存指令；向处于原执行地址暂停的CPU线程发送撤消等待信号；接收到所述撤消等待信号的CPU线程由原执行地址继续执行。本发明具有较高的通用性和执行效率。

摘要：本发明公开了一种数字延迟装置，该装置包括：延迟部件，延迟部件包括第一延迟电路和第二延迟电路，其中，第一延迟电路和第二延迟电路用于分别处理互为差分信号的数字信号；第一控制逻辑电路，用于控制第一延迟电路和第二延迟电路分别输出第一时钟信号和第二时钟信号；输出时钟选择电路，用于根据第一时钟信号和/或第二时钟信号输出第三时钟信号。本发明解决了相关技术中在数字延迟锁相环需要具有较大的最大延迟时间时，需要延迟链的延迟单元具有较大的数目而造成的时钟的抖动噪音较大的问题，达到减小时钟的抖动噪音的效果。

摘要：本发明提供了一种代码块转换方法和装置，其中，该方法包括：判断与正在执行的当前代码块相关的后继代码块是否已转换；若未转换，则在执行当前代码块的同时并行地对未转换的后继代码块进行转换。本发明通过并行地处理执行和转换工作解决了相关技术中的二进制翻译过程在程序启动时需要实时转换大量代码，使得代码转换的时间所占比重高、程序启动较慢的问题，达到了减少转换代码在程序启动过程中的时间的效果。

摘要：本发明提供了一种嵌入式可重构数据处理方法、装置及系统，其中，该方法包括：处理装置接收处理器发送的更改协处理器的FPGA的指令；处理装置根据指令选取更改协处理器的FPGA所需的配置文件以完成对协处理器的FPGA的更改，其中，处理装置与处理器和协处理器分别相连接。本发明解决了相关技术中改变协处理器的FPGA的配置过程需要占用处理器时间较长而造成的影响系统性能的问题，进而达到了提高系统性能的效果。

摘要：本发明公开一种视频编解码访存优化系统和方法。该系统包括熵编码器和熵解码器，其中：所述熵编码器，用于在熵编码过程中，模拟解码访存行为并获取解码访存行为信息并得到访存信息队列，根据访存信息队列编码生成访存信息辅助流并与熵编码后的视频数据一起传输给熵解码器；所述熵解码器，用于接收到待解码的码流后，利用所述访存信息辅助流，对编码的视频数据的进行缓存优化调度和解码。其实现对片上缓存的最优调度，以大幅降低平均访存延时和片外访存带宽。

摘要：本发明提供一种在处理器中控制不同锁相环输出时钟的控制系统和方法。其系统包括配置模块(5)，用于配置在处理器中的至少两个时钟模块(11、12)的频率比值，得到所述至少两个时钟模块(11、12)的最优频率比值；相位模块(6)，用于通过周期性检测至少两个时钟模块(11、12)的时钟相位，计算并监控实际相位差和最优相位差；微调模块(7)，用于判断并动态调节纠正其中一时钟模块的锁相环的时钟频率，使得所述至少两个时钟模块(11、12)的频率比值的对应关系得以保证。其使得多个不同时钟域内的锁相环的输出时钟可控，保证锁相环的输出时钟之间的对应关系在可控范围内。