摘要：本发明公开了一种RDMA网络中的虚拟物理地址转换系统，包含：地址映射管理软件和地址映射查询逻辑模块；地址映射管理软件将应用程序请求注册的虚拟地址空间映射到物理地址空间，并使用内存注册表结构和二分跳表结构保存对注册的虚拟内存的描述，同时将生成内存注册表和二分跳表存入软件存储单元和传输至硬件存储单元；地址映射查询逻辑模块响应RDMA传输请求，通过查询硬件存储单元中的内存注册表和二分跳表，将RDMA传输请求中虚拟地址转换为物理地址。本发明提供的RDMA网络中的虚拟物理地址转换系统，使用软件与硬件结合的方式实现虚拟物理地址转换，兼有软件灵活管理的特点和硬件低延时的优点。

摘要：本发明公开了一种用于RDMA网卡的内存访问控制系统，包含：内存访问控制软件模块和内存访问控制逻辑模块；内存访问控制软件模块设置在主机RDMA网卡驱动程序中，用于进行内存区域和内存窗口的注册与注销，及进行虚拟地址空间到物理地址空间的映射；内存访问控制逻辑模块设置在RDMA网卡中，用于判断RDMA请求的访问权限是否合法，在访问权限合法时，进行虚拟地址到物理地址的转换，为RDMA网卡的DMA操作提供信息。本发明的有益之处在于所提供的用于RDMA网卡的内存访问控制系统，将虚拟‑物理地址转换和内存访问权限控制相关的查询逻辑卸载到RDMA网卡硬件，不仅有助于发挥网卡高速传输的性能，提高网卡传输带宽，减少RDMA读、写操作时延，而且减少存储空间占用。

摘要：本发明公开了一种用于RDMA网卡的控制层数据内核旁路系统，包含：内核态软件模块、用户态软件模块和FPGA硬件模块；内核态软件模块用于在资源创建和销毁时与FPGA硬件模块的直接交互，同时还负责用户态软件模块与FPGA硬件模块共享的控制层数据内存区域的注册与注销，以及进行各种地址映射等；用户态软件模块用于通过IB_Verbs接口与应用程序进行交互，并负责RDMA网卡传输过程中控制层数据的读写与处理；FPGA硬件模块用于通过对用户态软件模块的控制层数据的直接读写来完成RDMA网卡的实际传输。本发明的有益之处在于所提供的用于RDMA网卡的控制层数据内核旁路系统，避免RDMA网卡传输过程中内核态与用户态的切换，降低网卡传输的延时，提升应用的网络性能。

摘要：本发明公开了一种用于RDMA网卡的低延时发送系统，包含：驱动软件模块和FPGA硬件模块；驱动软件模块设置在主机RDMA网卡驱动程序中，用于接收由上层接口下发的Send WR，将其解析为硬件所需要的SWQE，同时还负责动态选择策略将解析后的SWQE下发给FPGA硬件模块；FPGA硬件模块设置在RDMA网卡中，用于通过驱动软件模块下发的SWQE获取发送数据包的信息，进而从内存或SWQE中读取发送的数据，完成RDMA网卡的实际发送。本发明的用于RDMA网卡的低延时发送系统，能够减少在使用RDMA网络时FPGA硬件读取主机内存的次数，从而减少从软件下发SWQE到硬件实际发出数据包的时间，有助于发挥网卡高速传输的性能，大大降低网络传输延时。

摘要：本发明公开了一种基于TOE的NFS‑Ganesha服务加速方法和服务器终端架构，其中，基于TOE的NFS‑Ganesha服务加速方法应用于NFS服务端，NFS服务端设有TOE网络模块，基于TOE的NFS‑Ganesha服务加速方法为通过TOE网络模块处理NFS客户端与NFS服务端之间的网络传输。本发明提供的基于TOE的NFS‑Ganesha服务加速方法和服务器终端架构，可以改善NFS服务器在高速传输场景下CPU占用率大幅提升导致其服务性能急剧下降的问题，从而缓解处理器压力，提高服务质量并加速NFS服务响应。

摘要：本发明属于电子电路技术领域，涉及一种近距离的无线同步时钟方法及装置。所述装置由一个信号发射源(简称发射源)和多个接收信号的时钟同步产生模块(简称时钟同步模块)组成，时钟同步模块经过无线校准后可以为分布式设备提供与发射源频率一致的时钟信号，以保证分布式系统的多个设备之间的时钟源频率基本一致。发射源按照一定的周期循环发射特定的同步校准信号，该信号具有特定的载波；时钟同步模块主要通过接收并识别发射源的同步校准信号，采用相关算法计算出与发射源的频率差和相位差，结合自适应PID算法的结果对时钟芯片进行驯服，完成发射源和时钟同步模块的频率同步和相位同步。该方法可摆脱对第三方系统的依赖，简化系统复杂性。

摘要：本发明公开了一种用于提升应用网络性能的TOE加速系统，包含：接口替换模块、TOE网络驱动和TOE网卡设备；接口替换模块用于判断收发数据相关接口是否需要进行TCP卸载，对需要TOE处理的，进入TOE网络驱动进行相应处理，否则按函数原路径进行系统调用进入内核协议栈；TOE网络驱动用于处理由接口替换模块下发的收发命令，维护对应的发送/接收任务队列，并控制TOE网卡设备完成相应操作；TOE网卡设备设置于FPGA中，TOE网卡设备用于处理收发数据报文过程中涉及的协议工作。本发明所提供的用于提升应用网络性能的TOE加速系统，可以在不修改操作系统内核的前提下快速部署，于各种基于TCP套接字实现的应用程序中方便快捷地使用TOE加速网络传输，提升应用的网络性能。

摘要：本发明公开了一种用于FCoE的捕获过滤系统，包括：软件解析模块和硬件执行模块；软件解析模块设置在CPU中，软件解析模块用于处理用户输入的过滤表达式，将合法的表达式编译为二进制指令，并写入硬件执行模块的寄存器；硬件执行模块设置在FPGA中，硬件执行模块用于根据软件解析模块的下发的捕获指令捕获外部设备的报文数据并实现报文回环，硬件执行模块存储软件解析模块下发的过滤指令，缓存捕获的数据，根据软件解析模块的过滤指令对捕获的数据流进行过滤，将过滤后的报文传输至外部存储器。本发明的有益之处在于所提供的用于FCoE的捕获过滤系统，将捕获过滤功能使用FPGA逻辑进行处理，提高了捕获性能，能够在高速网络下进行捕获过滤。

摘要：本发明公开了一种高性能FC协议处理引擎，包含：原语控制模块，解析接收的FC原语，基于原语序列进行FC链路初始化，基于流控原语进行FC链路流控管理；发送控制模块，根据原语发送使能信号选择发送FC原语，或是读取AXIS总线数据，发送FC帧；接收控制模块，根据帧定界符判断FC帧，完成每个FC帧的错误检测和数据对齐处理，通过AXIS总线输出；传输字编解码模块，对所有发送的FC传输字依次进行64b/66b编码、加扰和256b/257b编码，对接收的FC传输字依次进行256b/257b解码、解扰和64b/66b解码。本发明提供的高性能FC协议处理引擎，具有64b/66b编解码、256b/257b编解码功能，且具有支持未来更高速率FC标准的扩展空间。

摘要：本发明公开了一种适用于Multi‑die封装芯片的统一交换架构，包含：接收调度模块、数据缓存模块、数据仲裁模块、交换模块和发送调度模块；接收调度模块解析接收到的网络报文的报文头部，基于解析的目的地址进行调度信号处理；数据缓存模块根据接收调度模块的调度命令将网络报文缓存到缓存区；数据仲裁模块根据网络报文的目的地址进行仲裁完成网络交换机出口端和入口端的匹配；交换模块建立相应端口的数据通道传输数据；发送调度模块根据网路拥塞情况向入口端发送反压请求，完成一定的拥塞缓冲。本发明的适用于Multi‑die封装芯片的统一交换架构，通过缓冲区映射、分布式Crossbar交叉开关和统一接口等方法，极大的减少了Multi‑die封装架构下的网络交换芯片在裸片间的连接。