摘要：本发明涉及微电子领域，尤其涉及一种改进源漏掺杂离子注入方式的方法。本发明提出一种改进源漏掺杂离子注入方式的方法，根据栅极侧墙在制程中的损耗，通过改变源漏掺杂的入射角度及相应改变漏源掺杂时注入的能量和浓度，从而在保持原有掺杂区域轮廓的情况下，补偿了由于侧墙损耗所引起的结漏电增加。

摘要：本发明涉及一种均匀沉积氮化硅以形成侧墙的方法，该方法根据硅片表面图形线宽和所需氮化硅薄膜的厚度要求，分次沉积氮化硅形成氮化硅薄膜，包括如下步骤：1)在硅片表面的栅极结构上方及其两侧沉积氮化硅形成氮化硅薄膜；2)以惰性气体离子或氧离子轰击该氮化硅薄膜，以均匀化该氮化硅薄膜；重复步骤1)和步骤2)，直到氮化硅薄膜厚度达到所需的要求，刻蚀形成侧墙。本发明的方法可以打开小线宽要求的制程中形成的氮化硅封口，继续沉积氮化硅时易于达成侧墙厚度的均匀性；该方法在打开氮化硅封口的同时，不会除去该封口底部的氮化硅，从而不会影响氮化硅的沉积效果。

摘要：本发明公开了一种减少氧化栅损耗的方法，其中，包括下列步骤：在硅衬底上的氧化层上淀积多晶硅；在多晶硅层上淀积硬质掩膜层；对硬质掩膜层进行部分刻蚀，残留的部分作为硬掩膜，并利用该硬掩膜对多晶硅层进行刻蚀形成多晶硅栅；刻蚀硬质掩膜层，将其去除；对多晶硅栅极表面进行清洗。本发明的有益效果在于：将硬质掩膜的去除前移在多晶栅刻蚀后的清洗之前，这样可以有效地减少氢氟酸对二氧化硅的损耗，之后再进行刻蚀后的清洗。

摘要：本发明公开一种提高半导体器件中MIM（金属-绝缘层-金属）电容密度的方法以及一种包含高密度MIM（金属-绝缘层-金属）电容的半导体器件，通过在基底的阻挡层上设置一层形貌层，刻蚀形貌层使得形貌层具有多个凹槽，使得覆盖在形貌层上的电容基板呈形貌状，来增大了电容基板面积，从而增大了电容密度。本发明相对现有技术并没有增加晶片的的面积，同时，本发明与传统工艺具有很强的兼容性。

摘要：本发明优化的多晶栅氧化硅硬质掩膜去除方法解决了现有技术硬质掩膜去除过程中对于浅沟槽和氧化栅侧壁的二氧化硅损耗较多的问题，本发明提出一种优化方案，将硬质掩膜的去除分布到侧墙、自对准工艺流程设计中，显著降低了湿法去除的使用量，从而将浅沟槽和氧化栅的二氧化硅的损耗降到最低。

摘要：本发明公开了一种简化多阈值电压的制程光罩层数的方法，其中，包括如下具体步骤：步骤a、通过N阱区的光罩对于PMOS的不同阈值电压区域进行阱离子注入和常规阈值电压离子注入；步骤b、通过P阱区的光罩对于NMOS的不同阈值电压区域进行阱离子注入和常规阈值电压离子注入；步骤c、使用一张光罩同时在所述NMOS的高阈值电压区域和所述PMOS的低阈值电压区域同时掺杂；步骤d、使用一张光罩同时在所述PMOS的高阈值电压区域和所述NMOS的低阈值电压区域进行掺杂。本发明的有益效果是：在工艺上满足了多阈值电压共存的需求，同时又对工艺流程进行了简化，达到了减少光罩层数的目的，使产品成本降低。

摘要：本发明涉及半导体制造领域，尤其涉及一种在制造执行系统中实现安全站点预停止的方法。本发明一种在制造执行系统中实现安全站点预停止的方法通过在制造执行系统中集成一种针对大批量产品批的自动寻找并设置最佳安全站点的模块，从而解决了现有制造执行系统中在处置大规模事件（比如年度维修）时需要花大量的人力来对每个硅片批进行人工干预处置、不便利、易出错及不能出具详细的执行状态报告等问题。

摘要：本发明公开了一种晶圆制造生产线的排货方法，包括步骤：步骤一、收集FAB以往形成的WIP的数量、uptime、process time和机台数量和相应的跑货量并得到对应第一映射关系。步骤二、在第一映射关系的基础上，以uptime和process time的平均值为输入，改变WIP的数量并得到和WIP的数量相对应的跑货量，形成在uptime和process time的平均值的基础上的WIP的数量和跑货量的第二关系曲线。步骤三、在第二关系曲线上得到WIP的数量的转折点值以及饱和跑货量。步骤四、根据WIP的数量的转折点值以及饱和跑货量进行排货安排。本发明能提高排货的准确性和科学性。

摘要：本发明提供一种半导体机台加工过程中多维度过程数据的异常检测方法，提供原始过程数据并对其进行重采样；对重采样后的数据进行预处理，得到相同长度的数据；通过神经网络对所述数据进行降维和再升维，得到重建数据；比较所述重建数据与所述原始过程数据的误差，得到数据中的异常点。本发明采用机器学习方法识别FDC数据，所提出模型不需要人为过多介入模型的训练过程，且不需要对数据预分类，适用性强，具有良好的应用前景。该方法可有效提高FDC分析的维度，避免了人工设定异常范围的困难，也提高了对复合特征的识别水平。

摘要：本发明公开了一种半导体器件的制备方法，包括：提供基底，基底上形成有集成电路图形，集成电路图形包括若干个半导体器件以及用于将若干个半导体器件隔离的浅沟槽隔离结构，浅沟槽隔离结构顶部表面高于基底表面；对集成电路图形执行侧墙工艺步骤，以使若干个半导体器件的两侧的侧壁上形成第一侧墙结构，以及在高于基底表面的部分浅沟槽隔离结构的两侧的侧壁上形成第二侧墙结构；形成覆盖基底的保护氧化层；形成图案化的光刻胶层，以图案化的光刻胶层为掩膜对保护氧化层进行刻蚀，以在保护氧化层中形成一开口，开口底部暴露部分基底表面以及第二侧墙结构，去除图案化的光刻胶层；去除第二侧墙结构。本发明提高了半导体器件的电性连接性和可靠性。