摘要：公开了用于非平面晶体管界面的基于氘的钝化的技术。在某些情况下，该技术可以包括在包括氘的气氛中在一系列温度、压强和时间下对包括晶体管的集成电路结构进行退火。在某些情况下，该退火工艺可能在高达50个大气压的压强下执行以增加穿透集成电路结构并到达要被钝化的界面的氘的量。要被钝化的界面可以包括例如晶体管导电沟道和邻接晶体管栅极电介质之间的界面和/或子沟道半导体和邻接浅沟槽隔离氧化物之间的界面。这样的界面是可能包括例如杂质、不完整键悬空键和断裂键的陷阱位点的常见位置，并且因此这样的界面可以受益于基于氘的钝化以改进晶体管的性能和可靠性。

摘要：【中文】本发明公开了应变的可调谐纳米线结构和工艺。利用针对NMOS和PMOS纳米线的隔离工艺流程的用于NMOS和PMOS纳米线的制造技术便于在相同的工艺中存在的NMOS和PMOS纳米线的相应几何形状（即，大小）和化学组成的独立（解耦的）调谐/变化。由于本文中公开的制造技术，实现了这些可独立调谐的自由度，这使得能够有能力彼此独立地单独调节NMOS和PMOS纳米线的宽度以及形成这些纳米线的材料的一般组成。在基于纳米线的半导体的情境中，其中NMOS和PMOS纳米线分别作为NMOS和PMOS纳米线晶体管的沟道、漏极和源极区被并入，独立调谐NMOS和PMOS纳米线便于独立调谐相关联的NMOS和PMOS纳米线晶体管的短沟道效应、栅极驱动、晶体管死区电容的宽度、应变和其他性能相关的特性。 【EN】The invention discloses a strain tunable nanowire structure and process. Fabrication techniques for NMOS and PMOS nanowires that utilize isolation process flows for the NMOS and PMOS nanowires facilitate independent (decoupled) tuning/variation of the respective geometries (i.e., sizes) and chemical compositions of the NMOS and PMOS nanowires that exist in the same process. Due to the fabrication techniques disclosed herein, these independently tunable degrees of freedom are achieved, which enables the ability to adjust the width of NMOS and PMOS nanowires and the general composition of the materials forming these nanowires independently of each other. In the context of nanowire-based semiconductors, where NMOS and PMOS nanowires are incorporated as the channel, drain and source regions of NMOS and PMOS nanowire transistors, respectively, independent tuning of NMOS and PMOS nanowires facilitates independent tuning of short channel effects, gate drive, width of transistor dead-zone capacitance, strain and other performance-related characteristics of the associated NMOS and PMOS nanowire transistors.

摘要：【中文】用来在晶体管上施加应力的技术和机制，该晶体管包括各自在鳍片结构中的沟道区域和源极或漏极区域。在一实施例中，晶体管的栅极结构在鳍片结构上延伸，其中第一间隔物部分在栅极结构的侧壁处，且第二间隔物部分邻接第一间隔物部分。两个特征中的任一个或二者存在于间隔物部分的相应底部边缘处或下方。特征之一包括鳍片结构上的不连续线。另一特征包括第二间隔物部分中掺杂剂的浓度大于源极或漏极区域中掺杂剂的浓度。在另一实施例中，鳍片结构被设置在缓冲层上，其中沟道区域上的应力至少部分地通过缓冲层来施加。 【EN】Techniques and mechanisms for applying stress on a transistor that includes a channel region and a source or drain region, respectively, in a fin structure. In an embodiment, a gate structure of a transistor extends over a fin structure, wherein a first spacer portion is at a sidewall of the gate structure and a second spacer portion abuts the first spacer portion. Either or both of the two features are present at or below the respective bottom edges of the spacer portions. One of the features includes a line of discontinuity on the fin structure. Another feature includes a concentration of a dopant in the second spacer portion being greater than a concentration of a dopant in the source or drain region. In another embodiment, the fin structure is disposed on a buffer layer, wherein stress on the channel region is at least partially applied through the buffer layer.

摘要：本发明涉及一种具有自对准外延源和漏的多栅半导体器件。具有低寄生电阻的沟道应变多栅晶体管及其制造方法。栅叠层可在具有栅耦合侧壁高度(H_si)的半导体翼片之上形成，蚀刻速率控制掺杂剂可注入与栅叠层相邻的半导体翼片的源/漏区中以及注入半导体翼片的源/漏扩展区中。可蚀刻掺杂翼片区，以便去除在沟道区附近至少等于H_si的厚度的半导体翼片，并且形成源/漏扩展底切。材料可在暴露半导体衬底上生长，以便形成再生长源/漏翼片区，从而填充源/漏扩展底切区。

摘要：公开了用于钝化晶体管沟道区域界面的技术。在一些情况下，待钝化的晶体管沟道区域界面包含半导体沟道与栅极电介质之间的界面和/或子沟道半导体材料与隔离材料之间的界面。例如，可以使用氧化铝（也被称为矾土）层来钝化其中沟道材料包含硅锗、锗或III‑V材料的沟道/栅极界面。该技术能够用于降低沟道/栅极界面处的界面陷阱密度，并且该技术还能够用于在栅极最先工艺流程和栅极最后工艺流程两者中钝化沟道/栅极界面。该技术还可以包含在子沟道/隔离界面处的附加钝化层，以例如避免招致附加的寄生电容代价。

摘要：公开了用于多因素认证作为网络服务的技术。在一些实施例中，用于多因素认证作为网络服务的系统、过程和/或计算机程序产品包括监视防火墙处的会话，基于新会话应用认证简档，以及基于认证简档执行动作。

摘要：公开了用于形成相同衬底上的具有变化的沟道材料的晶体管的技术。所述技术包括在衬底中形成替代材料区，这样的区用于由其形成多个翅片，翅片用于形成晶体管沟道区。在示例情况下，衬底可以包括Si，并且替代材料可以包括Ge、SiGe和/或至少一个III‑V材料。替代材料区可以具有足以确保替代材料与衬底材料之间的基本上平面的界面的宽度。因此，由替代材料区形成的翅片也可以具有替代材料与衬底材料之间的基本上平面的界面。由于能够形成具有这样的基本上平面的界面的替代材料沟道区的一个示例益处可以包括固定电压下的电流流动方面的至少百分之三十的改进。

摘要：公开了用于具有外延生长的硼掺杂硅锗（SiGe:B）S/D区的p‑MOS晶体管中的电阻减小的技术。该技术可以包含在晶体管的硅（Si）沟道区和SiGe:B替换S/D区之间生长一个或多个界面层。所述一个或多个界面层可以包含：单层硼掺杂Si（Si:B）；单层SiGe:B，其中界面层中的Ge含量小于所得到的SiGe:B S/D区中的Ge含量；SiGe:B的渐变层，其中合金中的Ge含量以低百分比（或0%）开始并且增加到更高的百分比；或SiGe:B的多个阶梯层，其中合金中的Ge含量以低百分比（或0%）开始并且在每个阶梯处增加到更高的百分比。（一个或多个）界面层的包含减小了对导通状态电流的电阻。

摘要：公开了用于在晶体管隔片下的电阻降低的技术。在一些实例中，技术包含降低源极/漏极（S/D）掺杂剂对热循环的暴露，由此降低S/D掺杂剂对周围材料的扩散和损耗。在一些此类实例中，技术包含显示掺杂S/D材料的外延沉积，直到接近晶体管形成工艺流程的结束，由此在工艺流程中的较早期避免热循环。例如，技术可包含用牺牲的S/D材料替换S/D区域（例如要用于晶体管S/D的区域中的原生鳍材料），牺牲的S/D材料然后能被选择性地蚀刻，并在工艺流程中的较后期由高度掺杂的外延S/D材料替换。在一些情况下，选择性蚀刻可通过在牺牲的S/D上的叠置绝缘体材料中形成的S/D接触部沟槽执行。

摘要：公开了用于制造配置有降低寄生泄漏（即通过与晶体管相关联的源极区和漏极区之间的底层衬底的一部分的电流泄漏）的子鳍绝缘层的半导体晶体管器件的技术。通过制造衬底的子鳍区中的牺牲层在鳍的至少一个沟道区下面的晶体管来降低寄生泄漏。在处理期间，利用电介质材料整体或部分地去除并替换子鳍区中的牺牲层。该电介质材料增加鳍的对应源极和漏极部分之间的衬底的电阻率，因此降低寄生泄漏。