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申请号:201580080339.X 公开号:CN107667430A 主分类号:H01L27/092(2006.01)I
申请人:英特尔公司 申请日:2015.06.26 公开日:2018.02.06
摘要:单片FET包含设置在衬底之上的第一高载流子迁移率半导体材料中的多数载流子沟道。虽然掩膜(例如栅极叠层或牺牲的栅极叠层)正覆盖横向沟道区域,但高载流子迁移率半导体材料的隔离物被过度生长,例如环绕电介质横向隔离物以增大晶体管源极与漏极之间的有效间隔,而没有晶体管占用空间中的伴随增大。源极/漏极区域通过高迁移率半导体隔离物电耦合到横向沟道区域,所述横向沟道区域可基本上不掺杂(即本征)。例如,采用增大的对于给定横向栅极尺寸的有效沟道长度,对于给定断开状态泄露的晶体管占用空间可被减小,或者对于给定晶体管占用空间的断开状态源极/漏极泄露可被减小。
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申请号:201580080351.0 公开号:CN107636837A 主分类号:H01L29/78(2006.01)I
申请人:英特尔公司 申请日:2015.06.26 公开日:2018.01.26
摘要:包括从衬底上方的副鳍结构延伸的升高的鳍结构的结晶异质结构。例如III‑V晶体管等装置可以在凸起的鳍结构上形成,而硅基装置(例如,晶体管)可以在硅衬底的其他区域中形成。定位到鳍结构的晶体管沟道区域的副鳍隔离材料可以减少通过副鳍的源极至漏极泄漏,改善鳍结构的源极端部和漏极端部之间的电隔离。在异质外延形成鳍结构之后,可以横向刻蚀副鳍的部分以底切鳍。底切用副鳍隔离材料回填。栅极叠层在鳍上形成。副鳍隔离材料的形成可以集成到自对准栅极叠层置换工艺中。
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申请号:201580080863.7 公开号:CN107710411A 主分类号:H01L27/092(2006.01)I
申请人:英特尔公司 申请日:2015.06.12 公开日:2018.02.16
摘要:公开了用于形成相同衬底上的具有变化的沟道材料的晶体管的技术。所述技术包括在衬底中形成替代材料区,这样的区用于由其形成多个翅片,翅片用于形成晶体管沟道区。在示例情况下,衬底可以包括Si,并且替代材料可以包括Ge、SiGe和/或至少一个III‑V材料。替代材料区可以具有足以确保替代材料与衬底材料之间的基本上平面的界面的宽度。因此,由替代材料区形成的翅片也可以具有替代材料与衬底材料之间的基本上平面的界面。由于能够形成具有这样的基本上平面的界面的替代材料沟道区的一个示例益处可以包括固定电压下的电流流动方面的至少百分之三十的改进。
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申请号:201580081241.6 公开号:CN107924867A 主分类号:H01L21/762(2006.01)I
申请人:英特尔公司 申请日:2015.06.26 公开日:2018.04.17
摘要:描述了一种非平面全环栅器件及其制作方法。在一个实施例中,通过在STI沟槽中选择性地沉积整个epi堆叠来形成多层堆叠。在缓冲层之上赝晶生长沟道层。在沟道层的顶部上生长盖层。在实施例中,STI层的高度保持高于沟道层,直到栅极的形成。在每一个沟道纳米线上并且完全绕着每一个沟道纳米线而形成栅极电介质层。在栅极电介质层上并且围绕沟道纳米线而形成栅电极。
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申请号:201580085500.2 公开号:CN108541342A 主分类号:H01L29/78(2006.01)I
申请人:英特尔公司 申请日:2015.12.24 公开日:2018.09.14
摘要:公开了用于制造配置有降低寄生泄漏(即通过与晶体管相关联的源极区和漏极区之间的底层衬底的一部分的电流泄漏)的子鳍绝缘层的半导体晶体管器件的技术。通过制造衬底的子鳍区中的牺牲层在鳍的至少一个沟道区下面的晶体管来降低寄生泄漏。在处理期间,利用电介质材料整体或部分地去除并替换子鳍区中的牺牲层。该电介质材料增加鳍的对应源极和漏极部分之间的衬底的电阻率,因此降低寄生泄漏。
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申请号:201580085543.0 公开号:CN108369958A 主分类号:H01L29/78(2006.01)I
申请人:英特尔公司 申请日:2015.12.24 公开日:2018.08.03
摘要:公开了用于形成包括拉伸应变的锗(Ge)沟道材料的晶体管结构的技术。晶体管结构可以被用于n型和p型晶体管器件中的任一者或两者,因为拉伸应变的Ge具有适用于这两种类型的极高载流子迁移率特性。因此,可以通过使用本文所描述的技术形成CMOS器件中包括的n‑MOS和p‑MOS器件来实现简化的CMOS集成方案。在一些情况下,可以通过在具有高于Ge的晶格常数的III‑V族材料上外延生长Ge材料和/或通过向在其上形成晶体管的裸片施加宏观3点弯曲来实现拉伸应变的Ge。可以使用这些技术来形成具有平面或非平面配置的晶体管,诸如鳍式配置(例如,finFET或三栅极)或栅极全包围(GAA)配置(包括至少一个纳米线)。
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申请号:201680082393.2 公开号:CN108701714A 主分类号:H01L29/78(2006.01)I
申请人:英特尔公司 申请日:2016.02.22 公开日:2018.10.23
摘要:可形成具有含铟的三元或以上的III‑V族化合物有源沟道的晶体管装置及用于制作该晶体管装置的过程,其在制作例如在三栅或环栅(GAA)装置中使用的那些有源沟道的鳍形有源沟道时使能改进的载流子迁移率。在一个实施例中,含铟的三元或以上的III‑V族化合物可沉积在子结构的重构的上表面上的窄沟槽中,这可产生具有富铟侧表面和富铟底表面的鳍。这些富铟表面将邻接晶体管的栅氧化物,并且相对于含铟的三元或以上的III‑V族化合物有源沟道的常规同质组成可产生高电子迁移率和改进的切换速度。
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申请号:201680084258.1 公开号:CN109075078A 主分类号:H01L21/336
申请人:英特尔公司 申请日:2016.03.30 公开日:2018.12.21
摘要:在绝缘层中形成沟槽以暴露衬底上的原生鳍。在沟槽中的原生鳍上沉积替代鳍。横向修剪替代鳍。
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申请号:201680086334.2 公开号:CN109314137A 主分类号:H01L29/78(2006.01)I
申请人:英特尔公司 申请日:2016.07.02 公开日:2019.02.05
摘要:实施例大体上针对带有释放的源极和漏极的半导体装置。方法的实施例包括:蚀刻半导体装置的缓冲层,以在装置的沟道层的栅极沟道部分的底下形成栅极沟槽;用氧化物材料填充栅极沟槽,以形成氧化物隔离层;在装置的源极和漏极区的层间介电(ILD)层中蚀刻一个或多个源极/漏极接触件沟槽;在一个或多个源极/漏极接触件沟槽内蚀刻氧化物隔离层,以在源极和漏极区中的源极/漏极沟道的底下形成一个或多个腔,其中,每个接触件沟槽的蚀刻将使源极/漏极沟道的所有侧面都暴露;以及使接触件金属沉积于一个或多个接触件沟槽中,包括使接触件金属沉积于源极/漏极沟道底下的腔中。
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申请号:202111084347.5 公开号:CN113838755A 主分类号:H01L21/336
申请人:英特尔公司 申请日:2015.12.24 公开日:2021.12.24
摘要:本发明涉及具有富锗沟道区的降低泄漏的晶体管。公开了用于制造配置有降低寄生泄漏(即通过与晶体管相关联的源极区和漏极区之间的底层衬底的一部分的电流泄漏)的子鳍绝缘层的半导体晶体管器件的技术。通过制造衬底的子鳍区中的牺牲层在鳍的至少一个沟道区下面的晶体管来降低寄生泄漏。在处理期间,利用电介质材料整体或部分地去除并替换子鳍区中的牺牲层。该电介质材料增加鳍的对应源极和漏极部分之间的衬底的电阻率,因此降低寄生泄漏。
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