摘要：描述基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法。一种方法包括提供布置在衬底之上并且包括量子阱沟道区的异质结构。该方法还包括在量子阱沟道区之上形成源和漏材料区。该方法还包括在源和漏材料区中形成沟槽，以便提供与漏区分离的源区。该方法还包括：在沟槽中在源区和漏区之间形成栅介电层；以及在沟槽中在栅介电层之上形成栅电极。

摘要：形成微电子结构的方法被描述。那些方法的实施例包括在衬底上形成III-V三栅鳍、围绕III-V三栅鳍形成包层材料和围绕包层材料形成hik栅电介质。

摘要：形成微电子结构的方法被描述。那些方法的实施例包括在衬底上形成III-V三栅鳍、围绕III-V三栅鳍形成包层材料和围绕包层材料形成hi k栅电介质。

摘要：包括从衬底上方的副鳍结构延伸的升高的鳍结构的结晶异质结构。例如III‑V晶体管等装置可以在凸起的鳍结构上形成，而硅基装置(例如，晶体管)可以在硅衬底的其他区域中形成。定位到鳍结构的晶体管沟道区域的副鳍隔离材料可以减少通过副鳍的源极至漏极泄漏，改善鳍结构的源极端部和漏极端部之间的电隔离。在异质外延形成鳍结构之后，可以横向刻蚀副鳍的部分以底切鳍。底切用副鳍隔离材料回填。栅极叠层在鳍上形成。副鳍隔离材料的形成可以集成到自对准栅极叠层置换工艺中。

摘要：单片的鳍式FET包含设置在第二Ⅲ‑Ⅴ化合物半导体上的第一Ⅲ‑Ⅴ化合物半导体材料中的多数载流子沟道。在诸如牺牲栅极叠层的掩模正覆盖沟道区域时，两性掺杂物的源被沉淀在暴露的鳍侧壁之上并被扩散到第一Ⅲ‑Ⅴ化合物半导体材料中。两性掺杂物作为第一Ⅲ‑Ⅴ材料内的供体和第二Ⅲ‑Ⅴ材料内的受体来优先活化，给晶体管尖端掺杂提供第一和第二Ⅲ‑Ⅴ材料之间的p‑n结。横向隔离物被沉淀以覆盖鳍的尖端部分。未由掩模或隔离物所覆盖的鳍的区域中的源极/漏极区域通过尖端区域来电耦合到沟道。沟道掩模采用栅极叠层来替换。

摘要：单片FET包含设置在衬底之上的第一高载流子迁移率半导体材料中的多数载流子沟道。虽然掩膜（例如栅极叠层或牺牲的栅极叠层）正覆盖横向沟道区域，但高载流子迁移率半导体材料的隔离物被过度生长，例如环绕电介质横向隔离物以增大晶体管源极与漏极之间的有效间隔，而没有晶体管占用空间中的伴随增大。源极/漏极区域通过高迁移率半导体隔离物电耦合到横向沟道区域，所述横向沟道区域可基本上不掺杂（即本征）。例如，采用增大的对于给定横向栅极尺寸的有效沟道长度，对于给定断开状态泄露的晶体管占用空间可被减小，或者对于给定晶体管占用空间的断开状态源极/漏极泄露可被减小。

摘要：可以在设置于硅衬底之上的III‑V半导体材料的有源区中形成诸如晶体管之类的III‑V化合物半导体器件。III‑V半导体材料的反向掺杂的部分提供阻止从衬底到III‑V半导体材料中的硅扩散的扩散屏障，其中它否则可能在III‑V材料中表现为电活性两性污染物。在一些实施例中，在外延生长子鳍结构的基底部分期间，原位引入反向掺杂剂（例如，受主杂质）。在反向掺杂区限于子鳍结构的基底的情况下，反向掺杂剂原子热学扩散到III‑V晶体管的有源区中的风险被缓解。

摘要：单片FET包括设置在衬底之上的第一半导体材料中的多数载流子沟道。在诸如栅极堆叠或牺牲栅极堆叠之类的掩模覆盖沟道区时，例如至少在沟道区的漏极端部上生长具有相对于沟道材料的带偏移的半导体材料的半导体衬垫以在沟道半导体和第三III‑V半导体材料的漏极区之间引入至少一个带偏移。在一些N型晶体管实施例中，带偏移是至少0.1eV的导带偏移。更宽带隙和导电偏移中的任一个或二者可能有助于降低的栅极感应漏极泄露（GIDL）。源极/漏极区通过半导体衬垫电气耦合至沟道区，该半导体衬垫可以是基本上未掺杂的（即本征的）或掺杂的。在一些实施例中，将半导体衬垫生长集成到栅极最后、源极/漏极再生长finFET制造工艺中。

摘要：描述了一种非平面全环栅器件及其制作方法。在一个实施例中，通过在STI沟槽中选择性地沉积整个epi堆叠来形成多层堆叠。在缓冲层之上赝晶生长沟道层。在沟道层的顶部上生长盖层。在实施例中，STI层的高度保持高于沟道层，直到栅极的形成。在每一个沟道纳米线上并且完全绕着每一个沟道纳米线而形成栅极电介质层。在栅极电介质层上并且围绕沟道纳米线而形成栅电极。

摘要：本发明的实施例包括一种半导体结构和一种制造此类结构的方法。在一个实施例中，该半导体结构包括形成在衬底之上的第一鳍和第二鳍。该第一鳍可以包括第一半导体材料并且第二鳍可以包括第二半导体材料。在一个实施例中，与第一鳍邻近地形成第一保持架结构，并且与第二鳍邻近地形成第二保持架结构。另外，实施例可以包括：形成在第一鳍之上的第一栅极电极，在这里该第一保持架结构直接接触第一栅极电极；以及形成在第二鳍之上的第二栅极电极，在这里该第二保持架结构直接接触第二栅极电极。