摘要：本公开提供一种光学装置，该光学装置包括包含玻璃的至少一个光学元件、包含硅的至少一个支撑件、和包含玻璃的壳体。此外，可以将至少一个光学元件与至少一个支撑件阳极键合到一起，并且可以将至少一个支撑件与壳体阳极键合到一起。本公开还提供一种用于制造具有持久键合的光学部件的方法，并且包括有源对准。

摘要：单片FET包含设置在衬底之上的第一高载流子迁移率半导体材料中的多数载流子沟道。虽然掩膜（例如栅极叠层或牺牲的栅极叠层）正覆盖横向沟道区域，但高载流子迁移率半导体材料的隔离物被过度生长，例如环绕电介质横向隔离物以增大晶体管源极与漏极之间的有效间隔，而没有晶体管占用空间中的伴随增大。源极/漏极区域通过高迁移率半导体隔离物电耦合到横向沟道区域，所述横向沟道区域可基本上不掺杂（即本征）。例如，采用增大的对于给定横向栅极尺寸的有效沟道长度，对于给定断开状态泄露的晶体管占用空间可被减小，或者对于给定晶体管占用空间的断开状态源极/漏极泄露可被减小。

摘要：描述了一种非平面全环栅器件及其制作方法。在一个实施例中，通过在STI沟槽中选择性地沉积整个epi堆叠来形成多层堆叠。在缓冲层之上赝晶生长沟道层。在沟道层的顶部上生长盖层。在实施例中，STI层的高度保持高于沟道层，直到栅极的形成。在每一个沟道纳米线上并且完全绕着每一个沟道纳米线而形成栅极电介质层。在栅极电介质层上并且围绕沟道纳米线而形成栅电极。

摘要：可形成具有含铟的三元或以上的III‑V族化合物有源沟道的晶体管装置及用于制作该晶体管装置的过程，其在制作例如在三栅或环栅（GAA）装置中使用的那些有源沟道的鳍形有源沟道时使能改进的载流子迁移率。在一个实施例中，含铟的三元或以上的III‑V族化合物可沉积在子结构的重构的上表面上的窄沟槽中，这可产生具有富铟侧表面和富铟底表面的鳍。这些富铟表面将邻接晶体管的栅氧化物，并且相对于含铟的三元或以上的III‑V族化合物有源沟道的常规同质组成可产生高电子迁移率和改进的切换速度。

摘要：实施例大体上针对带有释放的源极和漏极的半导体装置。方法的实施例包括：蚀刻半导体装置的缓冲层，以在装置的沟道层的栅极沟道部分的底下形成栅极沟槽；用氧化物材料填充栅极沟槽，以形成氧化物隔离层；在装置的源极和漏极区的层间介电（ILD）层中蚀刻一个或多个源极/漏极接触件沟槽；在一个或多个源极/漏极接触件沟槽内蚀刻氧化物隔离层，以在源极和漏极区中的源极/漏极沟道的底下形成一个或多个腔，其中，每个接触件沟槽的蚀刻将使源极/漏极沟道的所有侧面都暴露；以及使接触件金属沉积于一个或多个接触件沟槽中，包括使接触件金属沉积于源极/漏极沟道底下的腔中。

摘要：单片FET包括设置在第二组成的副鳍上的第一半导体组成的鳍。在一些示例中，InGaAs鳍在GaAs副鳍之上生长。副鳍可从隔离电介质中限定的沟槽内设置的籽晶表面来外延生长。副鳍可与隔离电介质平面化。鳍然后可从副鳍的平面化表面来外延生长。栅极叠层可设置在鳍之上，其中栅极叠层接触隔离电介质的平面化表面，以便与鳍和副鳍之间的接触面自对齐。可描述和/或要求保护其他实施例。

摘要：包括从衬底上方的副鳍结构延伸的升高的鳍结构的结晶异质结构。例如III‑V晶体管等装置可以在凸起的鳍结构上形成，而硅基装置(例如，晶体管)可以在硅衬底的其他区域中形成。定位到鳍结构的晶体管沟道区域的副鳍隔离材料可以减少通过副鳍的源极至漏极泄漏，改善鳍结构的源极端部和漏极端部之间的电隔离。在异质外延形成鳍结构之后，可以横向刻蚀副鳍的部分以底切鳍。底切用副鳍隔离材料回填。栅极叠层在鳍上形成。副鳍隔离材料的形成可以集成到自对准栅极叠层置换工艺中。

摘要：单片的鳍式FET包含设置在第二Ⅲ‑Ⅴ化合物半导体上的第一Ⅲ‑Ⅴ化合物半导体材料中的多数载流子沟道。在诸如牺牲栅极叠层的掩模正覆盖沟道区域时，两性掺杂物的源被沉淀在暴露的鳍侧壁之上并被扩散到第一Ⅲ‑Ⅴ化合物半导体材料中。两性掺杂物作为第一Ⅲ‑Ⅴ材料内的供体和第二Ⅲ‑Ⅴ材料内的受体来优先活化，给晶体管尖端掺杂提供第一和第二Ⅲ‑Ⅴ材料之间的p‑n结。横向隔离物被沉淀以覆盖鳍的尖端部分。未由掩模或隔离物所覆盖的鳍的区域中的源极/漏极区域通过尖端区域来电耦合到沟道。沟道掩模采用栅极叠层来替换。

摘要：本发明的实施例包括一种半导体结构和一种制造此类结构的方法。在一个实施例中，该半导体结构包括形成在衬底之上的第一鳍和第二鳍。该第一鳍可以包括第一半导体材料并且第二鳍可以包括第二半导体材料。在一个实施例中，与第一鳍邻近地形成第一保持架结构，并且与第二鳍邻近地形成第二保持架结构。另外，实施例可以包括：形成在第一鳍之上的第一栅极电极，在这里该第一保持架结构直接接触第一栅极电极；以及形成在第二鳍之上的第二栅极电极，在这里该第二保持架结构直接接触第二栅极电极。

摘要：一种集成电路结构包括下部器件层，所述下部器件层包括第一结构，所述第一结构包括多个PMOS晶体管。在下部器件层上形成上部器件层，其中上部器件层包括第二结构，所述第二结构包括具有III‑V族材料源极/漏极区的多个NMOS晶体管。