摘要：本发明公开一种形成图案的方法。首先，提供N种不同的光掩模图案。然后，以至少N-1种不同波长的光源，将所述N种不同的光掩模图案转移到硬掩模层上，形成硬掩模图案，其中所述至少N-1种不同波长的光源之一为波长是193nm的光源，且N为大于等于3的整数。

摘要：本发明公开一种具有纳米孔隙的半导体元件及其制造方法。半导体元件包括一基板、一第一覆盖层形成于基板上、一第一介电层形成于第一覆盖层上、一第二覆盖层形成于第一介电层上、一第二介电层形成于第二覆盖层上、多条导线、一第三覆盖层形成于导线和第二介电层上、和多个纳米孔隙形成于相邻导线之间。其中，导线相隔地形成于基板上，并穿透第二介电层、第二覆盖层、第一介电层和第一覆盖层。纳米孔隙形成于第二介电层、或延伸至移除第二覆盖层、或延伸至第一介电层。其中，纳米孔隙部分地下凹于第二介电层和第一介电层至少其中一者处，或是纳米孔隙暴露出第一覆盖层。

摘要：本发明公开一种半导体元件及其制作方法。该半导体元件的制作方法为，首先提供一基底，该基底上设有至少一鳍状结构，其中鳍状结构包含一上半部以及一下半部。然后形成一栅极结构于鳍状结构上，形成一遮盖层于栅极结构未覆盖的鳍状结构的上半部上方，进行一退火制作工艺将遮盖层内的锗原子趋入鳍状结构的上半部，去除遮盖层，最后再形成一外延层于鳍状结构的上半部周围。

摘要：本发明公开一种半导体元件及其制作方法。该半导体元件包含：一基底，二栅极结构，设置在该基底的一通道区的上方，一外延层，设置该两栅极结构之间的该基底内，以及一第一错位，位于该外延层内，其中该第一错位的剖面由至少两不平行的斜线组成，以及一第二错位，该第二错位邻近于该外延层的一上表面，且该第二错位的剖面由至少两不平行的斜线组成。

摘要：本发明公开一种半导体元件及其制作方法。首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一鳍状结构于第一区域以及一第二鳍状结构于第二区域，形成一第一凸块于第一区域以及一第二凸块于第二区域，形成一第一掺杂层于第一鳍状结构及第一凸块上，之后再形成一第二掺杂层于第二鳍状结构及第二凸块上。

摘要：本发明公开一种半导体元件图案的形成方法，包括：提供一基底材料层具有一第一区域和第二区域；设置多个第一芯轴于基底材料层上方并对应于第一区域；设置多个第二芯轴于基底材料层上方并对应于第二区域；形成第一侧壁间隔物于第一芯轴的侧壁，且形成第二侧壁间隔物于第二芯轴的侧壁，其中该些第一侧壁间隔物形成一第一图案，该些第二侧壁间隔物形成一第二图案，且位于相邻两第二芯轴之间的第二侧壁间隔物彼此相互融合；和转移包括该些第一侧壁间隔物的第一图案和该些第二侧壁间隔物的第二图案至基底材料层，以形成一图案化基底材料层。

摘要：本发明公开一种半导体存储装置的制作方法，其包括下列步骤。提供半导体基底，半导体基底上定义有存储单元区以及周围区。在半导体基底上形成介电层，在存储单元区形成第一沟槽贯穿介电层，且于周围区形成第二沟槽贯穿介电层。形成金属导电层填入第一沟槽与第二沟槽，用以于第一沟槽中形成位线金属结构且于第二沟槽中形成第一金属栅极结构。本发明利用取代金属栅极制作工艺来形成位线金属结构，由此达到降低位线电阻抗的效果。

摘要：本发明公开一种半导体结构及其制造方法。所述半导体结构包括基底、掺杂层以及介电层。所述基底具有多个鳍部分与至少一个凹陷部分。所述凹陷部分位于所述鳍部分之间。所述掺杂层配置于所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上。所述介电层配置于所述掺杂层上。所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面。

摘要：本发明公开一种半导体元件及其制作方法。制作半导体结构的方法的步骤包含分别在第一区域、第二区域以及虚置区域上形成多个鳍结构、在第一区域中形成一第一固态掺质来源层以及一第一绝缘缓冲层、在第二区域以及虚置区域中形成一第二固态掺质来源层以及一第二绝缘缓冲层、以及进行一蚀刻制作工艺削减该虚置区域中的鳍结构。

摘要：本发明公开一种半导体结构及其制造方法。半导体结构包括结构的基板，具有单元区域与周边区域。膜具层形成在该结构的基板上，覆盖该单元区域与该周边区域。在该单元区域内，多个柱状电极层形成在该膜具层中。在该周边区域内，多个虚设柱状电极层形成在该膜具层中。保护圈形成在该膜具层中，围绕该单元区域。